技術前沿 | 國際S個6G場景，這項技術你一定要知道！

新華社最新消息，我國S先搭建了國際S個(ge) 通信與(yu) 智能融合的6G外場試驗網，實現了6G主要場景下通信性能的全麵提升。基於(yu) 6G場景對時鍾信號的高要求，賽思設計了一種開環結構的小數分頻鎖相環量化噪聲校準技術，並自研了高性能SOC時鍾芯片產(chan) 品。

6G照進現實，對時鍾信號有更高要求

相較於(yu) 5G，6G不僅(jin) 能夠達到更高速率、更低時延、更廣的連接密度，還能實現通信與(yu) 人工智能、智能感知的深度融合。這也意味著“快"隻是6G通信技術中的一個(ge) 基礎體(ti) 現，協同感知的智能管理才是其創新點。

從(cong) 5G到6G，通信基站從(cong) 僅(jin) 支持通信信號的發送和接受升級至同時支持通信和感知，這便要求應用於(yu) 通信係統的片上係統SOC擁有多種不同頻率、不同性能的時鍾信號，以支持複雜的信號處理、高速數據處理、高質量通信和智能感知管理需求。同時，還需最大限度地降低時鍾抖動可能對誤碼率、通信鏈路的穩定可靠性等產(chan) 生的影響。

傳(chuan) 統的SOC模擬鎖相環麵積大且僅(jin) 有一路輸出信號，盡管數字型小數鎖相環可以克服麵積、功耗等問題，但是時間數字轉換器Time-to-Digital Converter（TDC）、分數分頻器量化噪聲、數字控製振蕩器Digital Controlled Oscillator（DCO）的相位噪聲之間的折中無法避免，且極大地影響著輸出的時鍾抖動。

因此如何在SOC上提供多個(ge) 鎖相環時鍾信號，同時降低麵積、功耗和時鍾抖動成業(ye) 界關(guan) 切的重點。基於(yu) 此，賽思設計了一種開環結構的小數分頻鎖相環量化噪聲校準技術，並研製了可應用於(yu) 6G通信技術的高性能SOC時鍾芯片。

一種開環結構的小數分頻鎖相環量化噪聲校準技術

一種開環結構的小數分頻鎖相環量化噪聲校準技術是為(wei) 了滿足5G/6G高速數據通信係統中，片上係統SOC對時鍾信號的高要求而設計的。

該設計的的四大亮點：

1、消除量化噪聲，降低時鍾抖動。在互補DTC校準技術的基礎上，提出了量化噪聲校準技術，消除量化噪聲，同時可以進一步提高FOD時鍾輸出的整體(ti) 噪聲性能；

2、降低麵積、功耗。本技術減少了DTC在數字控製字為(wei) 0時候的補償(chang) 電路，減少了DTC數量，進而降低功耗和麵積；

3、避免了頻率雜散抽取、鎖相環濾波等校準技術帶來的電路複雜度；

4、全後台校準，相對原來的前台校準+後台校準，提出的全後台校準技術對工藝電壓溫度Process Voltage Temperature（PVT）變化不敏感。

技術詳解：

為(wei) 了提升係統相位噪聲性能，在壓低帶外噪聲的情況下，本技術提出采用小帶寬的設計，壓縮帶內(nei) 噪聲對係統的貢獻，例如圖1中帶寬從(cong) w3-->w1。在振蕩器為(wei) 主的帶外噪聲一定且比較高的情況下，為(wei) 了提升相位噪聲性能，應該在壓低帶內(nei) 噪聲的情況下，采用寬帶寬的設計，降低帶外噪聲對係統相位噪聲的貢獻，例如圖1中帶寬從(cong) w2-->w4。

在閉環量化噪聲抵消的分數型數字鎖相環中，通過將TDC的輸出e[k]與(yu) DSM的輸出u[k]進行相關(guan) 處理產(chan) 生比例因子，然後u[k]與(yu) 比例因子相乘後的結果反饋並且與(yu) TDC輸出做差產(chan) 生新的e[k]，這樣消除量化噪聲，從(cong) 而可以提高帶內(nei) 噪聲性能，進而采用大帶寬設計，得到優(you) 異的係統噪聲性能。

本技術通過將Bang-Bang Phase Detector（BBPD）的輸出e[k]與(yu) DSM的輸出eq[k]進行相關(guan) 處理產(chan) 生比例因子，然後eq[k]與(yu) 比例因子相乘後的結果反饋並且與(yu) BBPD輸出做差產(chan) 生新的e[k]。

賽思作為(wei) 為(wei) 5G通信提供時頻同步解決(jue) 方案的國家專(zhuan) 精特新“小巨人"企業(ye) ，也是國內(nei) 三大移動通信運營商中國移動、中國電信、中國聯通5G同步網設備的核心供應商，基於(yu) 5G規模商業(ye) 化及6G預研實踐需要，研製了高性能SOC時鍾芯片。

賽思高性能SOC時鍾芯片是基於(yu) 自研的全數字鎖相環 ADPLL 技術，攻克了時間頻率處理功能微型化、時鍾抖動抑製、高精度時間誤差檢測等重難點問題，突破了全數字鎖相環、時間誤差檢測、時鍾同步算法、高頻時鍾分頻和驅動等關(guan) 鍵技術瓶頸，將整個(ge) 時鍾同步板卡的性能集成於(yu) 一身，最終以SOC芯片的形態運用於(yu) 時鍾授時、時頻傳(chuan) 輸鏈路和用時設備中，芯片體(ti) 積較傳(chuan) 統時鍾時間同步處理模塊減小90%。

同時產(chan) 品具備時鍾輸出抖動優(you) 於(yu) 200飛秒的輸出特性（國際競品250飛秒），並於(yu) 2023年當選央視專(zhuan) 精特新·製造強國「年度絕活」案例，目前已在5G/6G移動通信、軌道交通、金融證券等有高精度時頻同步需求的場景得到廣泛應用。

步履不停，進步不止。作為(wei) 時頻領域的B杆，未來，賽思將繼續在時頻細分領域攻堅克難，用技術創新升級讓時頻技術始終走在前沿，不斷夯實自身科技硬實力，助力我國6G願景實現。